インテルCPUマイクロアーキテクチャーのBanias

最終更新日 2024年02月12日

インテルCPUマイクロアーキテクチャーのBaniasとは

基礎

インテルCPUマイクロアーキテクチャーのBaniasとは、P6の後継です。バニアスと読みます。

発売年

2003年にBanias採用CPUの発売が始まりました。

プロセスルール

Baniasのプロセスルールが130nm,90nm,65nmです。

ブランド

BaniasのブランドにPentium Mがあります。

Baniasのパイプライン

パイプラインのステージ一覧

ステージ	特徴
Next IP	・Next Instruction Pointerの略で、命令キャッシュ中の次のx86命令の開始位置を計算する処理
Fetch 1	・命令キャッシュから複数のx86命令を読み込む・1サイクル当たり16バイト読み込む
Fetch 2	・それぞれのx86命令の長さを解読する
Fetch 3/Decode 1	・解読した命令長を基にx86命令を抜き出して揃える・抜き出して揃えたx86命令を処理がしやすいように並び替える・最大3個のx86命令を扱える
Decode 2	・Complex Decodeが1個、Simple Decodeが2個、MISが1個ある・Complex Decodeでは1個のx86命令を2個以上のマイクロオプに変換する・Simple Decodeでは1個のx86命令を1個のマイクロオプに変換する・MISとはMicro Instruction Sequencerの略で、Simple DecodeやComplex Decodeでは変換できない複雑なx86命令を、マイクロコードを使用してマイクロオプに変換する
Decode 3	・Decode Instruction Queueがある・RATのために最大6個のマイクロオプを一時的に保存する
RAT	・RATとはRegister Alias Tableの略で、同時実行できるマイクロオプを増やすために、レジスターの重複使用を解消する処理を行う
ROB	・ROBとはRe-Order Bufferの略で、マイクロオプの並び替え、実行中のマイクロオプの一覧を管理する、リタイアメント、以上の処理を行う
RS	・RSとはReady/Scheduleの略で、最大20個のマイクロオプを一時的に保存するキュー
Dispatch	・RSからマイクロオプを順次取り出し実行ユニットに振り分ける処理を行う・Port 0,Port 1,Port 2,Port 3,Port 4があり各Port先に実行ユニットがある・1サイクル当たり1個のポート先に転送できるマイクロオプが1個
Execution	・Port 0にFPU,IEU,SIMD0,WIRE ・Port 1にIEU,JEU,SIMD1,Shuffle,PFADD,Reciprocal Estimates ・Port 2にLoad ・Port 3にStore Address ・Port 4にStore Data
Retirement 1	・実行結果をレジスターに書き戻す
Retirement 2	・ステータスレジスターの値を更新する

パイプラインのステージ数が10個

Baniasのパイプラインのステージ数が10個です。先代のP6と同じです。リタイアメントの2ステージ分を追加して12個としたり、さらにNext IPの1ステージ分を追加して13個する場合があります。

リタイアメントとは、実行結果をレジスターに書き戻す、ステータスレジスターの値を更新する、以上の処理です。Next IPとはNext Instruction Pointerの略で、メモリー中の次の命令の開始位置を計算する処理です。

BaniasとP6の違い

主な違い

Baniasではマイクロオプスフュージョン、クロックゲーティングを採用です。P6では採用していません。

マイクロオプスフュージョンとは、組み合わせが多い2個のマイクロオプを統合する技術です。クロックゲーティングとは、使用しない回路へのクロック信号の供給を停止し、消費電力を抑える機能です。

出典

・ASCII.jp：インテルCPUの進化効率と省電力を実現したPentium M (1/4)｜ロードマップでわかる！当世プロセッサー事情(2012/08/13更新記事)

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