半導体ロードマップ

最終更新日 2024年02月25日

半導体ロードマップとは

基礎

半導体ロードマップとは、ITRSが議論してまとめた将来の半導体技術情報です。ハンドウタイ・ロードマップと読みます。

将来の候補となる半導体技術、現状の半導体技術では解決できない問題等をまとめた情報を、2年ごとに公表しています。この情報を基に、半導体製造メーカー、半導体製造装置メーカー、半導体材料メーカー等が開発計画を立てます。

ITRS

ITRSとはInternational Technology Roadmap for Semiconductorsの略で、将来の半導体技術について議論を行ったり、半導体技術のロードマップを作成し公表する組織です。

半導体ロードマップのプロセスルール

1994年公表のプロセスルール

年度	1995	1998	2001	2004	2007	2010
プロセスルール(μm)	0.35	0.25	0.18	0.13	0.1	0.07
3年前からの縮小率(%)	-	71.4	72.0	72.2	76.9	70.0

上表は1994年に公表した半導体ロードマップのプロセスルールです。プロセスルールは主にムーアの法則により決めています。ムーアの法則の定義は厳密に決まっていませんが、定義の一つがチップに作れるトランジスター数が2年で2倍です。

縮小率が約70%の理由

プロセスルールの3年前からの縮小率が約70%ですが、トランジスター数を2倍にするためです。大雑把ですが、トランジスター数を2倍にするためには、トランジスターや配線の面積を半分にすればよいです。これらの面積が半分になれば、チップの半分に空きスペースができます。その空きスペースに面積が半分になったトランジスターや配線を増やせますので2倍になります。

トランジスターや配線の面積を半分にするためには、縦横それぞれを1/√2にすればよいです。1/√2は約0.7です。単位に%を使用すると約70%です。プロセスルールが配線の幅のため、プロセスルールを約70%に小さくすればよいです。

3年の理由

半導体ロードマップのプロセスルールではトランジスター数が3年で2倍です。この理由は、インテル以外が2年では短いので2年より長くして欲しいと要望を出したためです。

ハーフルール

2002年頃からハーフルールを追加しています。3年ごとにプロセスルールを縮小するだけではなく、3年の途中で縮小することに決めたためです。縮小は前倒しではなく、ある時点のプロセスルールと3年後のプロセスルールの中間程度まで縮小です。この中間程度に縮小したときのプロセスルールをハーフルールと呼びます。

下表はプロセスルールとハーフルールの例です。

プロセスルール(nm)	180	130	90	65	45	32	22
ハーフルール(nm)	150	110	80	55	40	28	20

180nmの時点から見ると、3年の途中で150nmに縮小し、3年後に130nmに縮小です。

出典

・半導体ロードマップ | 時事用語事典 | 情報・知識＆オピニオン imidas - イミダス(2009/02公開記事)
・ASCII.jp：半導体プロセスまるわかり　1991年以降のプロセスを振り返る (3/3)(2014/02/17更新記事)
・ASCII.jp：半導体プロセスまるわかり　新技術導入で浮上した銅汚染問題 (1/3)(2014/02/23更新記事)

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